반도체 공정 노드 정의: nm 숫자가 아닌 집적도와 PPAC 기준

반도체 공정 노드(Process Node)는 특정 세대의 기술 수준을 상징하는 핵심 지표입니다. 과거에는 트랜지스터의 물리적 게이트 길이를 나노미터(nm)로 표현했으나, 기술 미세화와 핀펫(FinFET) 구조 도입 이후 그 의미가 변했습니다.

현재 공정 노드는 물리적 치수와 무관하게 칩의 집적도, 전력 효율, 성능(PPA) 향상 정도를 나타내는 기술 세대의 이정표로 통용됩니다. 노드 숫자가 낮을수록 기술 경쟁력이 높으며, 이는 반도체 산업의 발전 방향을 결정하는 중요한 기준이 됩니다.

노드 숫자의 진화: 물리적 치수에서 집적도 지표로

반도체 제조 기술이 20nm 이하의 극미세 영역으로 진입하면서, 트랜지스터의 구조는 평면형(Planar)에서 핀펫(FinFET)과 같은 3차원 구조로 근본적인 변화를 겪었습니다. 기존의 90nm, 65nm 시절에는 노드 숫자가 실제로 게이트 길이와 일치했으나, 복잡한 3차원 구조가 도입됨에 따라 이 공식은 완전히 깨지기 시작했습니다.

물리적인 치수 축소만으로는 성능 향상에 한계가 명확해지면서, 제조사들은 전기적 특성과 트랜지스터 집적 밀도(Density) 개선에 집중하게 되었습니다. 이로 인해 노드 숫자는 더 이상 절대적인 물리적 기준이 아닌, 상대적 성능 개선의 지표로 성격이 변화했습니다.

현대 공정 노드 비교의 핵심 지표

• 집적 밀도 (Density): 단위 면적당 트랜지스터 수 (MTr/mm²). 노드의 기술 수준을 판단하는 가장 객관적인 기준입니다.
• PPAC 개선: Power(전력), Performance(성능), Area(면적), Cost(비용)의 종합적인 기술 성과 개선 정도를 나타냅니다.
• 게이트 올 어라운드 (GAA): 3nm 이하로 진입하며 FinFET을 대체하는 차세대 트랜지스터 구조의 채택 여부입니다.

현재 시장에서 이야기하는 5nm, 3nm와 같은 노드 명칭은 해당 공정이 이전 세대 기술 대비 얼마나 많은 트랜지스터를 동일 면적에 집적할 수 있는지와 최종 칩의 PPAC를 얼마나 개선했는지를 보여주는 종합적인 기술 성취 지표이자 마케팅적 상징성을 갖습니다. 따라서 노드 비교 시 단순히 숫자만 볼 것이 아니라, 실제 트랜지스터 집적 밀도와 벤치마크된 PPAC의 개선 결과를 종합적으로 고려하여 해당 공정 기술의 진정한 가치를 판단해야 합니다.

미세화의 궁극적 목표: 공정 노드 혁신을 통한 PPAC 극대화

공정 노드를 미세화하는 궁극적인 목적은 PPAC(Performance, Power, Area, Cost)라는 네 가지 핵심 요소를 혁신하여 칩의 가치를 극대화하는 데 있습니다. 이 네 가지 요소는 반도체 기술 경쟁력의 척도입니다.

미세화는 무어의 법칙을 넘어, 칩의 연산 능력, 전력 효율, 집적도, 제조 경제성을 동시에 개선하는 다차원적인 목표를 추구합니다.

PPAC 네 가지 핵심 요소의 심층 분석

• P (Performance, 성능): 트랜지스터의 게이트 길이 축소는 채널 저항을 줄여 스위칭 속도를 비약적으로 향상시키고, 클럭 주파수 증가와 연산 처리량 확대로 이어집니다.
• P (Power, 전력 효율): 핀펫(FinFET)이나 GAA(Gate-All-Around) 구조 도입으로 누설 전류(Leakage Current)가 혁신적으로 감소합니다. 이는 저전력 모바일 및 AI 칩에서 가장 중요한 개선 목표입니다.
• A (Area, 면적/집적도): 면적당 트랜지스터 집적도가 기하급수적으로 증가하여 칩 크기를 줄이거나, 동일 면적에 더 복잡하고 강력한 기능을 추가할 수 있습니다.
• C (Cost, 제조 단가): 하나의 웨이퍼에서 생산 가능한 정상 칩(Net Die)의 수량 증가로 이어져, 개별 칩당 제조 단가를 절감하고 시장에서 압도적인 가격 경쟁력을 확보하는 기반이 됩니다.

특히, 고성능 컴퓨팅(HPC)과 AI 시대에는 전력(Power) 대비 성능(Performance) 비율(PPA) 최적화가 핵심입니다. 발열 제어 및 에너지 효율은 칩의 상업적 성공을 결정짓는 절대적인 요소이며, PPAC 중에서도 전력 효율의 최적화가 곧 기술 초격차를 만들어내는 핵심 열쇠입니다.

차세대 트랜지스터 구조: FinFET의 한계와 GAA로의 혁신적 전환

반도체 미세화는 단순히 선폭을 줄이는 것을 넘어, 트랜지스터 구조 자체를 근본적으로 혁신하는 과정이었습니다. 특히, 물리적 게이트 길이가 더 이상 미세화의 본질을 담지 못하게 되면서, 실제 성능과 전력 효율을 극대화하는 구조적 전환이 더욱 중요해졌습니다.

FinFET, 3차원 구조의 서막을 열다

FinFET(Fin Field-Effect Transistor)은 28nm 이후 평면(Planar) 구조의 단채널 효과(Short Channel Effect)를 극복하기 위해 도입되었습니다. 게이트가 채널의 세 면을 감싸는 '지느러미(Fin)' 형태를 통해 누설 전류를 획기적으로 차단하며, 14nm 및 10nm 시대를 이끌었습니다. 이는 칩의 성능(P), 전력 효율(P), 면적(A)의 동시 개선(PPA)에 결정적인 기여를 했습니다.

3nm 이하 GAA(Gate-All-Around)로의 불가피한 전환

그러나 3nm와 같은 초미세 공정에서는 FinFET 구조가 누설 전류 제어에 있어 물리적 한계에 부딪혔습니다. 이를 돌파하기 위해 채널의 네 면 전체를 게이트가 완벽하게 감싸는 GAA(Gate-All-Around) 구조가 필수적인 혁신으로 등장했습니다.

GAA 구조의 도입은 단순히 누설 전류를 줄이는 것을 넘어, 칩 설계자가 채널의 폭(Channel Width)을 세밀하게 조절하여 원하는 성능과 전력 목표에 맞게 트랜지스터를 최적화할 수 있는 설계 유연성을 제공합니다. 삼성전자는 이 GAA 기술을 기반으로 3nm 공정부터 'MBCFET'(Multi-Bridge-Channel FET)라는 독자적인 아키텍처를 선제적으로 도입하며 기술 리더십을 강화하고 있습니다.

미세화의 끊임없는 도전과 미래 기술

공정 노드 미세화는 단순한 크기 축소를 넘어, 이제 세대별 PPA(성능, 전력, 면적) 개선을 상징하는 기술적 의미를 가집니다.

3nm와 2nm 노드에서는 GAA(Gate-All-Around)와 후면 전력 공급 네트워크(BSPDN) 같은 혁신적인 트랜지스터 구조가 핵심입니다. 이러한 첨단 공정 발전은 인공지능, 자율주행, 고성능 컴퓨팅(HPC) 등의 미래 기술을 현실화하는 핵심 기반으로서 그 중요성을 끊임없이 확대할 것입니다.

핵심 기술에 대한 Q&A

Q. 3nm 공정 노드가 의미하는 것은 무엇이며, 실제 게이트 길이가 정말 3nm인가요?

A. 아닙니다. 반도체 공정 노드의 나노미터(nm) 단위 명칭은 현재 기술 세대가 이전 세대 대비 얼마나 진보했는지를 보여주는 상징적인 호칭으로 사용됩니다.

이는 실제 트랜지스터의 물리적 길이가 아닌, 새로운 공정 기술을 적용했을 때 얻을 수 있는 집적 밀도(Density), 성능(Performance), 그리고 전력 효율(Power)의 획기적인 개선 정도를 종합적으로 나타냅니다.

따라서 3nm 공정으로 제작된 칩의 실제 최소 물리적 치수는 3nm보다 훨씬 크며, 노드 명칭은 기술적 진보의 척도와 시장 전략적 의미를 내포하고 있습니다. 업계에서는 면적당 트랜지스터 수로 정의되는 Density Metric(밀도 지표)을 세대 구분 기준으로 사용합니다.

Q. GAA(Gate-All-Around) 구조는 왜 FinFET을 대체하는 필수 기술인가요?

A. FinFET 구조는 게이트가 전류 통로인 채널을 세 면만 감싸기 때문에, 3nm 이하의 초미세 공정으로 갈수록 채널의 물리적 길이가 줄어들면서 누설 전류(Leakage Current)를 완벽하게 제어하는 데 물리적 한계에 부딪힙니다.

GAA(Gate-All-Around)는 이러한 한계를 극복하기 위해 게이트가 채널을 네 면(All-Around) 모두 완전히 둘러싸는 구조를 채택합니다. 이로 인해 최상의 정전기적 제어 능력을 확보하여 누설 전류를 극도로 낮추고, 트랜지스터가 켜졌을 때의 드라이브 전류는 높여 전력 소모를 최소화하면서도 성능을 극대화할 수 있습니다. GAA는 차세대 고성능 및 저전력 칩 제작을 위한 반드시 필요한 기술적 혁신입니다.